Conversor ADC Marcos Álvarez

SAVE OFFLINE

UNIVERSIDAD NACIONAL DE CORDOBA

FACULTAD DE CIENCIAS EXACTAS, FISICAS Y NATURALES.

ELECTRONICA DIGITAL I TRABAJO DE LABORATORIO N° 5

PROFESOR:

Prof. Ing. Cáceres, Oscar A.

INTEGRANTES:

Álvarez, Marcos Matías AÑO 2013

Matrícula: 36.351.579

CONSIGNA

Diseñar e implementar un sistema de adquisición, conversión y

almacenamiento de datos. Se debe lograr almacenar una señal de audio utilizando un

conversor analógico digital de ocho bits; una memoria de SRAM 32KbitsX8; y luego

volver a convertirla mediante un conversor digital analógico R-2R.

DESARROLLO

Para la construcción de un conversor AD en general se cumplen las siguientes etapas: 

Muestreo



Conversión



Almacenamiento

Para lo anterior normalmente se utilizan los siguientes elementos: 

Circuito de Sample & Hold que muestrea los datos



Circuito de cuantificación



Memorias de almacenamiento



Contador para asignar las direcciones en las memorias

Sample & Hold Durante la conversión, es necesario que la señal analógica se mantenga en un valor estable para la comparación con los valores binarios aproximados. Para realizar esta función, se utilizan los circuitos de muestreo y retención conocidos como Sample & Hold. Un circuito básico de S&H consta de una llave analógica, encargada de tomar la muestra de tensión de la señal analógica, y de un capacitor que se carga a ese valor de tensión, encargado de mantener, o retener, el valor de tensión luego de que la llave se abre, y presentar esa tensión al circuito de conversión.

Circuito de cuantificación- Conversor Analógico- digital Existen diferentes tipos entre los que se encuentran: 

Conversor AD de rampa digital simple o contador



Conversor AD de doble rapa o de doble integración



Conversor AD de aproximaciones sucesivas



Conversor AD de comparadores paralelos o ráfaga

En este caso se utilizará el conversor ADC0804 que es de aproximaciones sucesivas.

Conversor de aproximaciones sucesivas La posición del digito binario (Binary digIT = BIT ) es indicativa de su valor. Si un bit se desplaza una posición hacia la izquierda duplica su valor, pero si su desplazamiento es a la derecha, su valor disminuye a la mitad. El registro de desplazamiento en anillo tiene un único “1” que va pasando de un flip flop a otro hasta completar una vuelta en cada conversión. La conversión comienza con un ciclo de reset general, en el que la salida Q del primer flip flop D se pone en “1”. Ese “1” pone en Reset a los flip flop’s RS 2 y 3, pero poniendo en “1” al primero mediante un alto en su entrada SET. Esto implica que la salida del registro SAR tiene un valor binario que es la mitad del máximo valor posible con esa cantidad de bits, ya que el primer dígito está en “1”, pero los demás en “0”.

Ese valor binario es convertido a analógico en el DAC y comparado con la muestra de la señal analógica que se quiere convertir. Dependiendo de si es menor o mayor a aquella, la salida del comparador se pondrá en “0” o en “1” respectivamente. Si la salida del comparador se pone en “1” quiere decir que el valor entregado por el SAR ha sido excesivo, de lo contrario es que fue insuficiente. Si ha habido un exceso, el primer bit del SAR debe ponerse en “0” e intentarse poniendo en “1” el bit de orden siguiente. Si el valor ha sido insuficiente, debe dejarse en “1” el primer bit del SAR y pasar a intentar con el bit siguiente. Las compuertas AND se encargan de poner a cero la salida del flip flop SR correspondiente si la salida del comparador está en “1, y a la vez el “1” que pasa de un flip flop D al siguiente la está habilitando. Resumiendo, se comienza probando un valor de mitad de cuenta máxima, si es demasiado grande se lo pone en cero y se prueba el bit siguiente, o sea que se intenta con la mitad inferior. Si resulto chico, se lo deja en uno y se prueba el bit siguiente, con lo que se intenta con la mitad superior. De ese modo, intentando de a mitades, se aproxima al valor definitivo, el cual se alcanza en N intentos. Para una conversión de n bits, se necesitan n + 2 ciclos de reloj. En rigor la conversión insume n ciclos, pero se agregan 1 ciclo de reset de flip flop’s y uno de presentación de datos. Con este tipo de conversores se alcanzan frecuencias de conversión del orden del MHz y como se dijo reúne el mejor compromiso entre sus prestaciones, fundamentalmente su velocidad de conversión, y su bajo costo.

Memorias de almacenamiento Existe dos tipos: RAM estáticas (SRAM), basadas en flip-flop’s, y dinámicas (DRAM), basadas en el almacenamiento de carga en un condensador. Las primeras conservan los datos indefinidamente, mientras exista alimentación, y las segundas necesitan de refresco periódico de la carga en los condensadores. Son más densas que las estáticas. Se dice que son volátiles, ya que pierden la información si se interrumpe la alimentación. Al contrario, las memorias ROM suelen ser no-volátiles.

Resolución teórica El rango de frecuencias que puede oír el ser humano está comprendido entre los 20Hz hasta los 20KHz. Como la frecuencia es muy grande (se requiere una frecuencia de muestreo mínima de 40KHz) es posible acotar el rango desde 300Hz hasta los 3KHz. Se pierde mucha calidad de sonido pero es aceptable a los fines del trabajo práctico. Para el diseño del circuito se plantea primero la frecuencia de muestreo ( fm) con la que se va a trabajar 𝑓𝑓𝑚𝑚 = 𝑓𝑓𝑚𝑚á𝑥𝑥 ∙ 2 = 3𝐾𝐾𝐾𝐾𝐾𝐾 ∙ 2 = 6𝐾𝐾𝐾𝐾𝐾𝐾

Si se utiliza un ADC de aproximaciones sucesivas, el clock principal tendrá un valor de: 𝑓𝑓𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐 = 𝑓𝑓𝑚𝑚 (𝑁𝑁 + 2) = 6𝐾𝐾𝐾𝐾𝐾𝐾(8 + 2) = 60𝐾𝐾𝐾𝐾𝐾𝐾

donde N, es el número de bits y debido a que se debe utilizar el conversor ADC0804, el número de bits es 8.

Memoria RAM Se utilizará una memoria RAM estática de 32Kx8. Es decir que tiene una capacidad de 32.768 datos. Cómo la frecuencia de muestreo va a ser de 6KHz, se podrá almacenar como máximo la siguiente duración de tiempo

𝑡𝑡 =

𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐. 𝑑𝑑𝑑𝑑 𝑑𝑑𝑑𝑑𝑑𝑑𝑑𝑑𝑑𝑑 32.768 = = 5.46 𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠 𝑓𝑓𝑚𝑚 6𝐾𝐾𝐾𝐾𝐾𝐾

Para la determinación de la cantidad de bits de selección se tiene en cuenta que se requiere un contador módulo 32.768, y para ello se requieren 15 bits.

PRACTICO ADC

Se utilizó un conversor analógico-digital de aproximaciones sucesivas (0804) con la siguiente configuración:

Pulso de muestreo Para poder contar con un pulso de muestreo para el ADC0804 (que será igual al pulso para el contador), se emplea un integrado NE555 con la siguiente configuración: Donde los valores de las resistencias fueron determinados con la ecuación: 𝑓𝑓𝑟𝑟 =

1.44 (𝑅𝑅𝐴𝐴 +2∙𝑅𝑅𝐵𝐵 )∙𝐶𝐶

𝐶𝐶 = 0.1𝜇𝜇𝜇𝜇 y 𝑅𝑅𝐴𝐴 = 330Ω

Para poder variar la frecuencia, si fuere necesario, se emplea un potenciómetro de 25KΩ como resistencia RB. Se estableció RL = 1.5KΩ.

Almacenamiento El contador tiene un módulo de 32768. La cantidad necesaria de bits de dirección deberá ser de 15 bits. Se utilizó dos contadores 4040 de 12 bits de salidas conectados en serie.

Data Bus Como la data bus corresponde tanto a las salidas del ADC como a las entradas del DAC, se utilizaron buffers para impedir que, mientras se realiza la lectura de las memorias, interfieran las conversiones provenientes del ADC. Se utilizaron los integrados 4503 como buffers. Cuando se realice la lectura, es decir; cuando se presenta un “1” en WE, se enviará a su vez un “1” a la entrada inhabilitadora (Z) de los buffers para poner sus salidas en alta impedancia.

DAC El conversor digital-analógico consistió en un R-2R con resistencias de 1000Ω y 500Ω.

CIRCUITO TOPOLOGICO

COMPONENTES EMPLEADOS       

ADC0804 (ADC de aproximaciones sucesivas) NE555 (oscilador) 4040 (contador) 4011 (compuertas NAND) CY62256LL-70PC (memoria SRAM 32Kx8) 4503 (buffers) Resistencias de 1K para DAC R-2R

Mediciones en el osciloscopio Salida del DAC directa del ADC

Salida del DAC de la señal almacenada

CONCLUSIÓN

Se logró el cumplimiento del diseño e implementación práctica de un sistema de adquisición, conversión y almacenamiento de datos. Debido a la complejidad que presentan los integrados (el ADC y la memoria) se requirió prestar muchísima atención en el funcionamiento de los mismos. Por lo anteriormente mencionado, cabe destacar la importancia de leer las hojas de datos. Sin las mismas hubiese sido casi imposible implementar el circuito. Se puede ver en las salidas del DAC que se recupera muy bien la señal de entrada por lo que se puede observar el cumplimiento del Teorema del Muestreo. Hay imperfecciones que se pueden deber al ruido que produce cuando se trabaja con frecuencias en la protoboard. Estuvo bueno realizar este práctico porque se puede apreciar una de las aplicaciones directas que tiene la electrónica digital actual.