Implementación de sistema modulador-demodulador 16-QAM 2017

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Implementación de sistema modulador/demodulador 16-QAM en DSP. Nicolás Eichhorn1, Jonathan Sanchez2. Río Cuarto, Universidad Nacional de Río cuarto 5800. [email protected], [email protected].

Resumen- En este paper se presenta la implementación de un sistema modulador-demodulador 16-QAM en un Procesador digital de señales (DSP). Entre los puntos principales se destacan la sincronización de portadora y de símbolo en el demodulador. Para la sincronización en fase con la portadora se implementó un PLL digital, el cual utiliza un oscilador en cuadratura para generar sus señales internas, mientras que, para la sincronización de símbolo, se utilizó el mismo sistema de correladores que se utilizó para la demodulación 16-QAM, el cual también es capaz de detectar 2 símbolos especiales; Comienzo de portadora y comienzo de símbolo. Se presentan resultados experimentales.

I. INTRODUCCIÓN La modulación de amplitud en cuadratura (QAM por sus siglas en ingles), es una técnica de modulación en la que una señal portadora se modula tanto en amplitud como en fase. Su principal característica, es su ancho de banda constante, independientemente de la cantidad de bits que represente a cada símbolo, brindando una alta eficiencia espectral. Por este

motivo, se utiliza para para transmisiones de datos a alta velocidad, por ejemplo, en redes de TV digital. El presente trabajo se realizó en el marco del trabajo final de la materia de grado “Aplicación del procesamiento digital de señales”, de la carrera Ingeniería en telecomunicaciones, de la Universidad Nacional de Río Cuarto (U.N.R.C), para lo cual se propuso el desarrollo de un sistema ModuladorDemodulador 16-QAM, y su implementación en un procesador digital de señales (DSP). Se propuso un sistema en el que el transmisor, envía señales conocidas para el demodulador, para que este último pueda reconocer la presencia de portadora, para poder realizar la etapa de sincronismo de fase por medio de un lazo de enganche de fase (PLL). El transmisor también enviará un símbolo especial, que indicará el comienzo de la transmisión de un dato. Las señales generadas internamente en el demodulador, utilizadas por los correladores, se obtienen mediante un oscilador en cuadratura, característica que permite al PLL obtener errores de fase del orden de 10−8 radianes.

Fig. 1. Esquema general de Modulador-Demodulador 16-QAM.

Para corroborar su funcionamiento, se implementaron tanto el modulador como el demodulador, en kits TMS320C6748 DSP de Texas Instruments. II. ESQUEMA DEL SISTEMA IMPLEMENTADO En la Fig. 1 se muestra el esquema del sistema implementado. Como puede observarse, a la entrada del transmisor se recibe un stream de bits, los cuales son tomados de a nibbles, obteniendo la señal “𝑑[𝑚]”. Esta, ingresa al bloque “Mapa 2DIQ”, donde se mapea el nibble ingresado a valores de I y Q, los cuales representan las componentes en fase y en cuadratura respectivamente, que permitirán componer la amplitud y la fase de la señal a transmitir. El bloque que sigue en el esquema es un interpolador lineal ya que cada valor de I y Q debe ser invariante en un periodo de la señal portadora. Luego, la señal 𝑠[𝑛] se conforma de la siguiente manera: 𝑠[𝑛] = 𝐼[𝑛] ∗ cos(𝜔𝑐 𝑛𝑇𝑠 ) − 𝑄[𝑛] sin(𝜔𝑐 𝑛𝑇𝑠 ) ; Finalmente, se obtiene la señal analógica 𝑠(𝑡), a partir de 𝑠[𝑛] por el conversor analógico/digital (DAC). 𝑠(𝑡) atraviesa el canal de comunicaciones, donde es deteriorada por la conversión digital/analógica, la respuesta del canal, y por el ruido 𝑛(𝑡). La señal que llega al receptor (𝑟(𝑡)) es digitalizada por un conversor digital/analógico e ingresa al demodulador como la señal 𝑟[𝑛].

III. RECEPCIÓN, SINCRONIZACIÓN DE PORTADORA Y DE SÍMBOLO. Se definió un protocolo, en el cuál el transmisor envía una cantidad definida de ciclos de portadora sin modular, la cual se genera con valores I=1 y Q=0. Seguido a la transmisión de portadora, se envía el símbolo correspondiente al sincronismo de símbolo (I=3 y Q=0) durante un período, y seguido a esto se envía el primer símbolo de información. En la fig. 2 se muestra el sistema de receptor implementado.

El receptor, analiza la energía de la señal que recibe; esto es, mediante los bloques de correladores compara la señal recibida con la señal generada por el oscilador local (el cual se inicializa con una fase de 0°), obtiene los valores 𝐼̂[𝑚] y 𝑄̂ [𝑚]. Si estos valores cumplen con la condición √𝐼̂2 + 𝑄̂ 2 = 1 teniendo en cuenta un cierto umbral de decisión, se infiere que lo que se esta recibiendo es la portadora. Seguido a esto, comienza la fase de sincronización de portadora. El oscilador local, se implementó como un filtro IIR (ver fig. 3) cuya respuesta se describe mediante las siguientes ecuaciones en diferencia: 𝑦𝑠𝑖𝑛 [𝑛] = sin(𝑤0 𝑇) 𝑦𝑐𝑜𝑠 [𝑛 − 1] + cos(𝑤0 𝑇) 𝑦𝑠𝑒𝑛 [𝑛 − 1] 𝑦𝑐𝑜𝑠 [𝑛] = cos(𝑤0 𝑇) 𝑦𝑐𝑜𝑠 [𝑛 − 1] − sin(𝑤0 𝑇) 𝑦𝑠𝑒𝑛 [𝑛 − 1]. Donde 𝑦𝑐𝑜𝑠 [0] e 𝑦𝑠𝑒𝑛 [0] son condiciones iniciales, las cuales se describen de la siguiente manera: 𝑦𝑐𝑜𝑠 [0] = 𝐴 cos(𝑤0 + 𝜙); 𝑦𝑠𝑖𝑛 [0] = 𝐴 sin(𝑤0 + 𝜙). Por cada ciclo de portadora que se reciba, los bloques de correladores obtendrán los valores de 𝐼̂[𝑚] y 𝑄̂ [𝑚], los que permiten calcular el desfasaje entre la portadora local y la señal de entrada. Dicho desfasaje (𝜙𝑒𝑟𝑟𝑜𝑟 ) es tal que: 𝑄 𝜙𝑒𝑟𝑟𝑜𝑟 = tan−1 ( ) 𝐼 Este valor, es ingresado al oscilador local, generando nuevas condiciones iniciales: 𝑦𝑐𝑜𝑠 [0] = 𝐴 cos(𝑤0 + 𝜙𝑒𝑟𝑟𝑜𝑟 ); 𝑦𝑠𝑖𝑛 [0] = 𝐴 sin(𝑤0 + 𝜙𝑒𝑟𝑟𝑜𝑟 ). De esta forma, se produce una corrección de fase. Este proceso continuará hasta que 𝜙𝑒𝑟𝑟𝑜𝑟 sea menor a un umbral especificado, para luego dar lugar a la fase de sincronismo de símbolo. Cabe destacar que, debido a que cada periodo de la señal recibida por el transmisor es almacenado

Fig. 2. Esquema implementado para la recepción 16-QAM.

hasta que se reciba un nuevo periodo, es posible realizar varios ciclos de corrección de fase, con tan solo 1 ciclo de portadora recibida. Esta característica en el demodulador permite que la fase de sincronización de portadora converja muy rápidamente. El valor de 𝑛 corresponde a 𝑘. 𝑁 muestras, donde 𝑁 es la cantidad de muestras por período de portadora, y 𝑘 son la cantidad de ciclos que se integran para obtener un valor de 𝐼̂ y 𝑄̂ luego de 𝑘. 𝑁 muestras recibidas, los correladores se resetean (para esta implementación, 𝑛 = 1). Una vez que el error de fase está dentro de los limites 𝜋 establecidos en el diseño (|𝜙𝑒𝑟𝑟𝑜𝑟 | ≤ 0.75 ∗ ( ) radianes); 180 mientras mas pequeño sea el umbral especificado, mas ciclos de portadora necesitará el DPLL para ajustar la fase. Una vez que el error de fase cumple con el umbral especificado, se activa la señal “lock”, la cual indica que se dejará de realizar la corrección de fase y se comenzará con la etapa de sincronización de símbolo. En esta nueva etapa, se intenta identificar el instante en el que comienza el primer símbolo de información. Antes de comenzar con la transmisión de símbolos de datos, el protocolo definido establece que se debe transmitir el símbolo de señalización correspondiente a I=3 y Q=0. Para ello, se propuso detectar cambios en los valores de 𝐼̂, ya que la componente en fase de la señal de entrada pasaría de tener un valor 𝐼̂ = 1 en presencia de portadora a tener un valor de 𝐼̂ = 3 en presencia del símbolo de sincronización. Para ello se utiliza un correlador de ventana móvil. Dicha ventana se desplazará a medida que ingresa una nueva muestra de la señal de entrada, y se obtendrá un nuevo valor de 𝐼̂ cada vez que se obtenga una nueva muestra, en vez de obtenerlo por cada período de la señal de entrada. Cada valor de 𝐼̂ se compara con un umbral de símbolo, y si lo supera durante 5 muestras consecutivas, se infiere que se detectó el símbolo de sincronización. La razón por la que se espera a recibir 5 muestras que superen el umbral antes de tomar una decisión, se debe a que un ruido en la señal podría causar una decisión incorrecta. Seguido a esto, se busca el inicio de dicho símbolo, analizando el buffer en el que se encuentra almacenado el último período de la señal recibida. Para ello, se buscará la posición del máximo valor de los datos almacenados en el buffer, la cual corresponderá al inicio del símbolo de sincronismo. Sabiendo esta posición, y sabiendo la cantidad de muestras que posee un periodo de la señal de entrada, se puede saber cuántas muestras faltan para el comienzo del siguiente símbolo, el cual corresponderá al primer símbolo de información. Una vez detectado el comienzo del primer símbolo de información, se activa la señal “SYNC OK” (ver fig.1). Los correladores volverán a realizar sus cálculos por cada período de la señal recibida y los valores 𝐼̂[𝑚] y 𝑄̂ [𝑚] ingresarán al bloque “MAPA 2DIQ”, donde serán decodificados. Este proceso continuará hasta que se detecte que la energía de la señal es menor a la unidad, esto es √𝐼̂2 + 𝑄̂ 2 < 1, lo que indicará que se finalizó la recepción de datos. Se puede esquematizar el procedimiento con el diagrama de flujos de la fig. 4.

Fig. 3. Esquema de un oscilador recursivo en cuadratura.

IV. Fig. 4. Diagrama de flujo del algoritmo del receptor.

V. RESULTADOS EXPERIMENTALES. Para la implementación del sistema de comunicación diseñado, se utilizó el kit de desarrollo LCDK C6748 de Texas Instruments, el cual viene con un DSP y el códec TLV320AIC310 incluido. Este códec se comunica al DSP mediante la interfaz serial McASP. Se programo en el DSP la generación de interrupciones con el evento de fin de transmisión/recepción de cada muestra individual.

La interfaz McASP está compuesta por un transmisor, un receptor, buffer FIFO y 16 serializadores. La resolución es configurable de 8kHz a 48 kHz. Para la prueba del sistema, se envían al transmisor los datos a transmitir, desde un hyperterminal por medio del protocolo UART. Estos datos, codificados en ASCII forman el stream de datos que ingresan al modulador 16-QAM con portadora de 1kHz y con una duración de un 𝑇𝑠𝑖𝑚 = 1[𝑚𝑠]. Dado que con cada símbolo se transmiten 4 bits, la tasa de datos, se es 4kbps. Antes de la transmisión de los símbolos de datos, se establece por protocolo el envío de 400 ciclos de portadora (I=1 y Q=0), para garantizar la convergencia del DPLL, y el envío de un símbolo de sincronismo (I=3 y Q=0). La selección de estos parámetros de comunicación fue en base a las limitaciones del códec de audio, pero son suficientes para corroborar el funcionamiento del sistema diseñado y validar las estrategias de procesamiento. Para comprobar el correcto funcionamiento del sistema, se realizaron diferentes pruebas, tales como la captura de las señales de portadora, sincronismo de símbolo y de datos, generación del diagrama de ojos y convergencia del DPLL. A continuación, se hará una descripción de dichas pruebas.

Portadora SYNC SYM

Datos

Fig. 6. Transmisión de una trama con múltiples datos modulados en 16-QAM. Puede observarse la portadora, el dato de sincronismo de símbolo, y los datos que se enviaron.

A. CAPTURA DE LAS SEÑALES DE PORTADORA, SINCRONISMO DE SÍMBOLO Y DE DATOS. En la primera prueba se realizó la transmisión de un carácter ASCCI, el cual se compone por 8 bits, por lo que la transmisión consistirá en la transmisión de 400 ciclos de portadora, 1 ciclo del símbolo de sincronismo, y un ciclo de dato. La fig. 5 muestra la captura realizada con un osciloscopio donde se pueden ver los últimos ciclos de la trama.

Luego se realizó la misma prueba, pero enviando múltiples caracteres ASCCI, como SYNC se muestra en la fig. 6, donde se Portadora Dato aprecian los múltiples símbolos. SYM En la fig. 7 se muestra la frecuencia de la señal, la cual permanece constante, lo cual es de esperar en una modulación 16-QAM. Fig. 7. Espectro 16-QAM.

B. GENERACIÓN DEL DIAGRAMA DE OJOS.

Fig. 5. Señalización de inicio de trama: 400 ciclos de portadora, 1 ciclo de sincronismo de símbolo y un único ciclo de datos (8 bits).

Para obtener el diagrama de ojos de nuestro sistema, se conectó un osciloscopio a la salida del transmisor, para visualizar las señales de salidas de este. El osciloscopio se configuró de tal forma que el disparo ocurra al final del sincronismo de símbolo para visualizar solo los símbolos de dato. La ventana de tiempo de visualización se configuro para un período de datos de 1𝑚𝑠. Se ajustó la visualización en modo de persistencia infinita, y se transmiten los 16 símbolos contemplados en el esquema de modulación. El resultado obtenido fue el siguiente (ver fig.8):

Error de fase (Radianes)

Ciclos de corrección (Veces) Fig. 8. Diagrama de ojos de un esquema de modulación 16-QAM.

Fig. 10. Convergencia del DPLL. Se inicia con un error de fase de -1.1 radianes, para converger en un numero de 2 iteraciones.

Se observa que la señal presenta un nivel de ruido considerable, pero se logran apreciar los 3 rombos de espacios internos característicos en la modulación 16-QAM. C. CONVERGENCIA DEL DPLL.

Como puede verse en ambos casos, se inicia con un error de fase aleatorio, y disminuye rápidamente a cero.

Para apreciar la forma en la que converge el DPLL, se realizaron pruebas en el IDE Matlab. En las siguientes imágenes se muestra la el error de fase respecto de la cantidad de ciclos de corrección del DPLL.

D. CONCLUSIÓN.

Error de fase (Radianes)

Se implemento un sistema de comunicación digital 16QAM. Para el sincronismo de fase se utilizó un DPLL, el cual calcula el desfasaje entre la señal de entrada y la señal generada por el oscilador local (basado en un oscilador en cuadratura), y suma dicho error de fase al oscilador local. Para el sincronismo de símbolo se propuso el envío de un período de un símbolo particular, y es detectado por un correlador de ventana móvil. Se comprobó el correcto funcionamiento del diseño, enviando cadenas de símbolos mediante una terminal serial, en instantes aleatorios, y en ambientes con ruido eléctrico. Este diseño podría ser implementado en otros kits de desarrollo cuyos DAC y ADC tengan mayor frecuencia de muestreo, y permitiendo alcanzar tasas de símbolo mayores. Ciclos de corrección (Veces) REFERENCIAS

Fig. 9. Convergencia del DPLL. Se inicia con un error de fase de 1.4 radianes, para converger en un numero de 2 iteraciones.

1.

2.

3.

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